Soutenance de thèse : Arnaud POITTEVIN

  • 23 juin 2022
  • 14:00
  • École Centrale de Lyonbâtiment W12e étageAmphi 203

Logic Circuits Based on Vertical Nanowire FETs. Physical and circuit design challenges and opportunities - Circuits logiques avec transistors basés sur des nanofils verticaux. Défis et opportunités dans la conception physique et le design de circuits

École doctorale EEA.

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